Motivation
Moderne RISC-Prozessoren benötigen leistungsfähige Peripherie, um optimale Rechenleistung zu erzielen. Gefordert ist eine möglichst hohe Datenbandbreite bei Speicherzugriffen. Diesem Anspruch begegnet der Speichercontroller HiBRIC-MEM mit einer speziell auf den PowerPC-Prozessorbus zugeschnittenen Architektur. Der Baustein ermöglicht den Aufbau eines kompakten Gesamtsystems, das nur wenige zusätzliche Logikbausteine umfasst.
Der Speichercontroller HiBRIC-MEM
Implementierung
HiBRIC-MEM ist für den Einsatz in Hochleistungssystemen konzipiert, in denen mehrere PowerPC-Prozessoren parallel arbeiten. Um die hier geforderten Datenbandbreiten bereitstellen zu können, verfügt der Chip über eine 140 Bit breite DRAM-Schnittstelle. In diesen 140 Bit ist ein 12 Bit breiter Error Correction Code (ECC) enthalten, der die üblichen Parity-Bits ersetzt. Im Gegensatz zum Parity-Check, der lediglich eine Fehlererkennung erlaubt, bietet der ECC die Möglichkeit, Einzelbitfehler zu korrigieren, was zu einer erheblichen Erhöhung der Systemzuverlässigkeit führt. Weiterhin können beliebige Doppelfehler sowie Drei- und Vierbit-Gruppenfehler detektiert werden. Letztere können beispielsweise bei Ausfall eines kompletten Speicherchips auftreten.
Ein weiteres Leistungsmerkmal des HiBRIC-MEM ist sein "Stream-Cache". Hierbei wird immer die Cacheline vorgehalten, die voraussichtlich als nächste gelesen wird. Dieses Verfahren bringt trotz Verwendung üblicher DRAM-Bausteine in vielen Fällen ähnliche Trefferquoten wie herkömmliche Level 2-Caches. Der Speichercontroller unterstützt bis zu 2 GByte DRAM und 8 MByte ROM. Mit Hilfe der integrierten DMA-Einheit können Speicherblöcke unabhängig von der CPU kopiert werden.
Testsystem für HiBRIC-MEM auf Basis des Motorola PowerPC 601
HiBRIC-MEM wurde in einer 0,7 µm CMOS-Technologie gefertigt. Auf einer Chipfläche von 12 x 12 mm² sind ca. 480.000 Transistoren integriert. Die Integration aller Signale sowie des Datenpfades zum DRAM erlaubt eine sehr genaue Kontrolle der internen Vorgänge, bedingt allerdings aufgrund der erforderlichen 456 Anschlüsse eine spezielle Verpackungstechnik: der Baustein wird nicht gelötet, sondern auf ein vergoldetes Kontaktfeld auf der Platine aufgeschraubt. Diese, von Hewlett Packard spezifizierte Verpackungstechnik wird Demountable Tape Automated Bonding (DTAB) genannt.
Für die Verifikation der Funktionsfähigkeit und Leistungsfähigkeit des Speichercontrollers haben wir ein Testsystem, basierend auf dem Motorola PowerPC 601, entwickelt. Neben dem PowerPC Prozessor und dem HiBRIC-MEM stellt das System einen Steckplatz für einen weiteren Prozessor zur Verfügung, so dass auch Multiprozessorsysteme aufgebaut werden können.
Als Hauptspeicher können bis zu 256 MByte DRAM eingesetzt werden, 128 kByte EPROM beinhalten grundlegende Softwarepakete (Testprogramme und ein Betriebssystem) und 8 kByte nichtflüchtiges SRAM sichern die Konfigurationsdaten. Über eine Erweiterungs-Schnittstelle kann weitere Peripherie (z.B. ein PCMCIA-Adapter) angebunden werden. Das implementierte Betriebssystem umfasst eine Reihe elementarer Grundoperationen, wie beispielsweise das Laden und Ausführen von Programmen oder die Ausgabe bzw. Modifizierung von Speicherinhalten. Mit Hilfe des aufgebauten Testsystems konnten die für den Speichercontroller berechneten Leistungswerte messtechnisch verifiziert werden. Die maximale gemessene Speicherbandbreite des Systems beträgt 280 Mbyte/s.
