Zielsetzung
Das BMBF-Projekt MxMobile ist eine Kooperation zwischen verschiedenen Industrieunternehmen und Universitäten und erforscht, entwickelt und demonstriert Schlüsselkomponenten von programmierbaren Plattformen für den Multiband-Multistandard-Betrieb von Terminals und Basisstationen. Die Arbeiten der Universität Paderborn ordnen sich in den Teilbereich „Modellierung und Verifikation der Systemarchitektur“ ein. Schwerpunkt der Forschungsarbeiten ist die Entwicklung eines ressourceneffizienten VLIW(Very Large Instruction Word)-Prozessorsystems einhergehend mit einem optimierenden Compiler.
VLIW? SIMD? Was ist das?
VLIW steht für "Very Long Instruction Word". Im Gegensatz zu herkömmlichen 32 Bit-RISC-Prozessoren, in denen sequentiell die Instruktionswörter aus dem Speicher gelesen und verarbeitet werden, werden bei der hier zu entwickelnden Architektur gleich vier Datenwörter auf einmal gelesen. Der VLIW-Prozessor verfügt schließlich über vier Verarbeitungseinheiten, die die Instruktionen parallel verarbeiten. Dieses steigert den Durchsatz und somit die Performanz des Systems enorm, gleichzeitig stellt es natürlich höhere Anforderungen an das Hardware-Design und den Compiler, da z.B. Abhängigkeiten zwischen den Instruktionen berücksichtigt werden müssen.
Zusätzlich verfügt der VLIW Prozessor über sogenannte SIMD("Single Instruction Multiple Data")-Instruktionen. Bei diesen - auch Vektorinstruktionen genannten - Befehlen werden die Registerinhalte nicht als ein, sondern als mehrere, kleinere Datenwörter interpretiert.
Somit wird eine Instruktion (Single Instruction) auf mehrere Datenwörter (Multiple Data) angewendet.
Modellierung und Implementierung der Architektur
Pipelinestruktur des VLIW-Cores
Ziele der Arbeiten der Universität Paderborn sind die Modellierung der Prozessorarchitektur durch die Festlegung des VLIW-/SIMD-Instruktionssatzes und die Definition der zu Grunde liegenden Pipelinestruktur des Prozessor-Cores. Diese spezifizierte Prozessorarchitektur setzt das Fachgebiet Schaltungstechnik in Hardware um und analysiert auf Basis einer Modellierung in der Hardwarebeschreibungssprache VHDL verschiedene Realisierungsvarianten. Hierbei wird insbesondere auf eine ressourceneffiziente Umsetzung geachtet, um Energieverbrauch und Kosten des Systems zu minimieren sowie die geforderte hohe Leistungsfähigkeit zu erreichen. Zeitgleich entwickelt das Fachgebiet Programmiersprachen und Übersetzer (Professor Uwe Kastens) einen optimierenden Compiler, der die feinkörnige Parallelität und die SIMD-Erweiterungen des Prozessors automatisch ausnutzt.
Simulation des Systems
Optimierung des Designs
Begleitend mit der Implementierung der grundlegenden Architektur sollen die für die Performanz, den Flächenbedarf und den Energieverbrauch weiterhin kritischen Komponenten lokalisiert und optimiert werden. Die Paderborner Werkzeugkette ermöglicht zum Beispiel, bereits in einem frühen Entwicklungsstadium die Programmteile einer Anwendung zu identifizieren, die einen hohen Anteil an den Ausführungszeiten haben. Durch Instruktionssatzerweiterungen kann dann die Anzahl der benötigten Taktzyklen reduziert werden. Durch den Vergleich verschiedener Implementierungsvarianten, z.B. der Arithmetikeinheiten, kann die Realisierung mit der größten Ressourceneffizienz, d.h. dem besten Verhältnis von Performanz zu Fläche und Leistungsaufnahme, gefunden werden.
Desweiteren werden Verfahren zur Verlustleistungsreduktion untersucht, was die Laufzeit mobiler Geräte erhöht. Z.B. das Abschalten ganzer Teilschaltungen für die Zeit, in der sie nicht genutzt werden, kann Energie sparen.
Hardwarebeschleuniger
Manche Anwendungen lassen sich nur schlecht in Software beschreiben. Viele sind ideal dazu geeignet in einem Hardwaremodul implementiert zu werden. Ein Beispiel ist z.B. die CRC Prüfsummenberechnung, deren Ausführungszeiten in Software um Größenordnungen über derer in Hardware liegen. Innerhalb dieses Projektes sollen verschiedene Hardwarebeschleuniger entwickelt und die Möglichkeiten der Anbindung (Sehr enge Kopplung durch Integration in die Verarbeitungseinheit/Lose Kopplung durch dediziertes Modul) an den Prozessor untersucht werden.
Layout des Prozessors
Ein Layout des VLIW-Prozessors soll abschließend noch präzisere Aussagen über die Performanz und Ressourceneffizienz des Gesamtsystems liefern. Besonders performanzkritische Teilschaltungen des VLIW-Prozessors werden zudem als Full-Custom-Design handentworfen und optimiert.
Demonstrator
Um die erzielten Ergebnisse zu zeigen, soll auf Basis des Rapid-Prototyping-Systems 
RAPTOR2000 der Fachgruppe Schaltungstechnik die prototypische Realisierung des Prozessors erfolgen. Die Abbildung der Hardware auf einen FPGA ermöglicht es dem Entwickler außerdem, die frühzeitige funktionale Verifikation des Hardware-Entwurfs sowie des optimierenden Compilers durchzuführen.
Studien-/Diplomarbeiten, SHK-Stellen
Im Rahmen dieses Projektes sind Teilaufgaben als Studien-/Diplomarbeiten und Projektgruppen ausgeschrieben.
Aktuell gesucht werden Studenten für folgende Themen:
- Charakterisierungsumgebung für den VLIW-Core (PERFMON)
- SHK-Stelle: Optimierung und Synthese der Architektur
- Entwicklung und Anbindung von Hardwarebeschleunigern
- Modularisierung der VLIW-Architektur
- FPGA-Demonstrator
- Entwicklung einer Debug-Schnittstelle
- Zukünftig: Layout des VLIW-Cores/Full-Custom Design von Teilkomponenten
Bitte beachten sie hierzu auch die detaillierteren Ausschreibungen.
In diesem Zusammenhang sei auch noch einmal auf unsere enge Kooperation mit unserem Projektpartner Infineon Technologies, München hingewiesen. Hierdurch erhält man die Möglichkeit, Einblicke in Arbeitsweisen der Industrie zu erhalten und Werkzeugketten kennenzulernen, die dort eingesetzt werden. Blicke über den "Tellerrand" der Universitäten hinaus sind sicher ein Vorteil beim späteren Einstieg in das Berufsleben.
Kontakt
Telefon: +49 (0) 5251 | 60-6339
Telefax: +49 (0) 5251 | 60-6351
