Herausforderung
Informationsverarbeitung und Vernetzung von technischen Geräten halten mehr und mehr Einzug in unser tägliches Leben. Um das dabei ständig wachsende Datenaufkommen zu verarbeiten, bedarf es leistungsfähiger Knotenpunkte in Sprach- und Datennetzwerken. Im Projekt GigaNetIC werden diese superschnellen Komponenten für Kommunikations- und Netzwerkanwendungen entwickelt und neuartige Anwendungen hochgradig paralleler Architekturen erforscht.
Die allgegenwärtige Vernetzung unserer Umgebung wird erst durch schnelle, aktive Netzwerkknoten möglich
Konzept
Netzwerkdaten sind aufgrund ihrer inhärenten Parallelität prädestiniert für die Verarbeitung auf parallelen Systemen. Diese sind in der Lage, die vielen, oft unkorrelierten Datenströme, gleichzeitig zu verarbeiten, wobei sich die globale Zustandsverwaltung meist als einzige gemeinsame Aufgabe darstellt. Die von uns vorgeschlagene Architektur basiert auf massiv paralleler Verarbeitung, die durch eine Vielzahl homogener Verarbeitungseinheiten ermöglicht wird. Diese Rechenknoten, die auf einer von uns entwickelten RISC-Architektur (N Core) basieren, werden in einer hierarchischen System-Topologie über eine leistungsfähige, zweistufige Kommunikationsinfrastruktur miteinander verbunden.
Parallele Architekturen für Netzwerkprozessoren
Unsere Architektur lässt sich in drei Ebenen unterteilen: Prozessor-Ebene, Cluster-Ebene und SoC(System-on-Chip)-Ebene. Ein Hauptziel unseres Ansatzes ist, dass der resultierende Netzwerkprozessor in Bezug auf die Anzahl der Cluster, der pro Cluster instanziierten Prozessoren sowie der zur Verfügung gestellten Bandbreite durch die Kommunikationskanäle leicht parametrisierbar sein soll. Auf diese Weise kann eine große Wiederverwendbarkeit dieser Architektur durch Skalierung auf vielfältige Einsatzgebiete und deren Anforderungen (bzgl. Rechenleistung, Preis und Leistungsaufnahme) gewährleistet werden und garantiert eine geringe Time-to-Market-Spanne für neue Produkte. Weitere Vorteile dieser homogenen Systemarchitektur liegen in dem einheitlichen Programmiermodell und der vereinfachten Testbarkeit und Verifikation. Durch Optimierung der einzelnen Komponenten im Hinblick auf das Anwendungsszenario wird ein möglichst ressourceneffizientes System realisiert. Hierzu zählen Instruktionssatzerweiterungen des Prozessors, Hardwarebeschleuniger sowie Softwareblöcke.
Massiv parallele, skalierbare Systemarchitektur für Netzwerkprozessoren
Zur frühen Verifizierung der Anwendungssoftware für das Multiprozessorsystem dient der in SystemC entworfene virtuelle Prototyp SiMPLE. Zunächst wird ein Chip mit 32 Prozessoren konzipiert, dem eine gitterförmige Anordnung der Prozessoren zugrunde liegt. Durch die Parametrisierbarkeit des hier entwickelten On-Chip-Kommunikationsnetzwerks sind nahezu beliebige Anordnungen der Prozessorfelder möglich. Infineon stellt modernste Herstellungsverfahren zur Chipfertigung zur Verfügung. Diese erlauben Strukturgrößen von weniger als 90nm und lassen die benötigte Fläche für einen N Core auf unter 0,1mm² schrumpfen. Damit ist es möglich, mehr als 2000 dieser Prozessoren auf der Fläche eines Cents zu integrieren.
Teilprojekt im GigaNetIC-Projekt, Schwerpunkt SoC-Entwicklung.
